一、fifoverilog代码
module fifoverilog ( input clock, input reset, input write, input read, input [7:0] data_in, output [7:0] data_out, output empty, output full ); reg [7:0] fifo_memory [255:0]; reg [7:0] read_ptr = 0; reg [7:0] write_ptr = 0; wire [7:0] next_write_ptr = write_ptr + 1'b1; wire [7:0] next_read_ptr = read_ptr + 1'b1; wire [7:0] fifo_count = write_ptr - read_ptr; assign empty = (fifo_count == 8'h00) ? 1'b1 : 1'b0; assign full = (fifo_count == 8'hFF) ? 1'b1 : 1'b0; assign data_out = fifo_memory[read_ptr]; always @(posedge clock) begin if (reset) begin read_ptr <= 8'h00; write_ptr <= 8'h00; end else begin if (write && !full) begin fifo_memory[write_ptr] <= data_in; write_ptr <= next_write_ptr; end if (read && !empty) begin read_ptr <= next_read_ptr; end end end endmodule
上面是fifoverilog的模块代码,它实现了一种"先进先出"的数据存储方式,主要实现一种队列的数据结构。它具有以下几个基本功能:
1.数据写入FIFO
2.数据读取FIFO
3.判断FIFO是否已满
4.判断FIFO是否为空
5.重置FIFO
fifoverilog的原理很简单:它内部维护一个存储器,当用户向FIFO输入数据时,FIFO将这些数据存储在内部的存储器中。然后,当用户需要读取这些数据时,FIFO将保存在存储器中的数据返回给用户。FIFO严格按照先进先出的顺序读取和返回数据。
二、同步FIFO Verilog
在fifoverilog中,数据可以同步写入和同步读取。当同步时,要么一次写入一个数据,要么一次读取一个数据。
module sync_fifo_verilog(clk, reset, data_in, data_out, wr_en, rd_en, full, empty); input clk, reset, wr_en, rd_en; input [7:0] data_in; output [7:0] data_out; output full, empty; // synchronous FIFO parameters localparam WIDTH = 8; localparam DEPTH = 256; // 2^8 x WIDTH localparam ADDR_W = 8; // log2(DEPTH) reg [WIDTH-1:0] memory [DEPTH-1:0]; reg [ADDR_W-1:0] wr_ptr, rd_ptr; wire [ADDR_W-1:0] next_wr_ptr, next_rd_ptr; wire full_n, empty_n; assign full = ~full_n; assign empty = ~empty_n; assign data_out = memory[rd_ptr]; always @(posedge clk) begin if (reset) begin wr_ptr <= 0; rd_ptr <= 0; end else begin if (wr_en && ~full_n) begin memory[wr_ptr] <= data_in; wr_ptr <= next_wr_ptr; end if (rd_en && ~empty_n) begin rd_ptr <= next_rd_ptr; end end end // next write/read ptr calculation assign next_wr_ptr = {wr_ptr[WIDTH-2:0], ~(&wr_ptr[WIDTH-1:0] & wr_en)}; assign next_rd_ptr = {rd_ptr[WIDTH-2:0], ~(&rd_ptr[WIDTH-1:0] & rd_en)}; // next empty/full calculation assign full_n = (next_wr_ptr == rd_ptr); assign empty_n = (wr_ptr == next_rd_ptr); endmodule
在以上示例代码中,存储器的维度为256,大小为8位。这意味着FIFO可以存储256个8位字节。然后,我们使用“wr_en”和“rd_en”两个输入来存储“写使能”和“读使能”。这些输入用于同步地向FIFO输入和输出数据。FIFO内部维护两个指针:wr_ptr和rd_ptr,它们会使用“next_wr_ptr”和“next_rd_ptr”计算下一次的位置。
三、Verilog同步异步选取
在FPGA设计中,与FIFO有关的一项基本决策是使用同步还是异步FIFO。
同步FIFO使用时钟和同步复位信号,它适合于处理高速数据流,并且可以避免ASIC / FPGA设计中的时序问题。
异步FIFO则适用于处理低速数据流,该FIFO不使用时钟或重置信号,而使用信号使FIFO保持同步。像同步FIFO一样,异步FIFO可以减少在ASIC / FPGA设计中的时序问题。
// Asynchronous read FIFO module async_read(clk, data_in, empty, data_out, rd_en); input clk; input [7:0] data_in; output empty; output [7:0] data_out; input rd_en; // FIFO parameters localparam WIDTH = 8; localparam DEPTH = 256; // 2^8 x WIDTH localparam ADDR_W = 8; // log2(DEPTH) reg [WIDTH-1:0] memory [DEPTH-1:0]; reg [ADDR_W-1:0] wr_ptr, rd_ptr; wire [ADDR_W-1:0] next_rd_ptr; wire empty_n; assign empty = ~empty_n; assign data_out = memory[rd_ptr]; assign next_rd_ptr = rd_ptr + 1'b1; assign empty_n = (wr_ptr == rd_ptr); always @(posedge clk) begin if (rd_en && ~empty_n) begin rd_ptr <= next_rd_ptr; end end always @(posedge clk) begin memory[wr_ptr] <= data_in; wr_ptr <= wr_ptr + 1'b1; end endmodule
异步FIFO与同步FIFO不同的是,它使用一个唯一的读指针。在上面的代码中,当输入“rd_en”为有效时,读指针会增加一个。然后,在“always”块中,数据将被写入内部存储器。由于异步FIFO只有一个读指针,并且没有时钟或复位信号,所以当读写指针相同时,表示FIFO为空。